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Modelsim — FPGA 仿真验证工具

        ModelSim 是工业界应用广泛 的语言仿真器,它提供友好 的调试环境,作为FPGA、ASIC 设计 的RTL 级和门级电路仿真,是单一内核支撑VHDL 和Verilog 混合仿真 的仿真器。它采用直接优化 的编译技术、Tcl/Tk 技术、和单一内核仿真,编译仿真速度优越,编译 的代码与平台无关,便于保护IP 核,具有个性化 的图形界面和用户接口,为用户加快调试提供强有力 的手段。全面支撑VHDL 和Verilog 语言 的IEEE 标准,以及IEEE VITAL 1076.4 - 95 标准,支撑C 语言功能调用, C 的模型,基于SWIFT 的SmartModel 逻辑模型和硬件模型。

 

 

产品先容

采用直接编译结构,编译仿真速度高
单一内核无缝地进行VHDL和Verilog混合仿真
与机器和版本无关,便于数据移植和库维护
与机器无关 的编译代码便于保护和利用IP
简单易用和丰富 的图形用户界面,快速全面调试
Tcl/Tk用户可定制仿真器
完全支撑VHDL/Verilog、SystemVerilog国际标准
支撑众多 的ASIC和FPGA厂家库
集成 的Performance analyzer帮助分析性能瓶颈,加速仿真
灵活 的实行模式,Debug模式可以进行高效 的调试,效率模式大幅度提高仿真速度
同一波形窗口可以显示多组波形,并且能进行多种模式 的波形比较(Wave Compare)
先进 的Signal Spy功能,可以方便地访问VHDL 或者 VHDL和Verilog 混合设计中 的下层模块 的信号,便于设计调试
支撑加密IP
支撑System C调试器,支撑用C语言完成测试平台和模块

 

产品特点

Debug&仿真分析

 

 

代码覆盖率

 

 

Test Bench

 

 

应用&案例

部分客户

 

 

 

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